Page 47 - 第三代半導體明日之星---碳化矽功率元件近況與展望

式建構大多數資料庫，僅在建構的 後期階段連接到遠端設備，從而消 除了閒置資源時間(圖4)。
類型和為檢查規則執行的運算數 量來決定取消或選擇哪些規則檢
Calibre nmDRC-Recon通 常可將整個DRC執行時間減少14 倍，同時檢查大約50%的總DRC規 則數量。執行完整的LVS驗證高度 依賴於階層電路線路層的連接;為 了實現有針對性的驗證，Calibre nmLVS-Recon智慧啟發法協助 設計人員確定執行哪些電路驗證 要求以獲得最大效率，並僅執行 完成目標分析所需的選擇性連接。
結論
新製程節點的不斷出現為整合 電路的設計和驗證帶來諸多挑戰。 晶圓代工廠需花費大量的時間和 資源，以確保新製程節點的需求得 到充份解決和精確定義;而設計公 司需不斷評估其設計流程和驗證工 具套件，以確定更快的設計開發、 實施和驗證的機會;EDA公司則必 須不斷更新、擴展和改進其軟體平 台，將設計和驗證過程的變化納入 其中。(更多內容請詳見本刊網站)
圖4:在雲端等分佈式處理環境中最佳化CPU利用率的軟體模式，可望提 圖5:分別上傳區塊和佈線層，然後在雲端伺服器中組合數據，盡可能縮 高速度和效率。 (資料來源:Siemens EDA) 短上傳時間並減少潛在瓶頸。 (資料來源:Siemens EDA)
選擇地理位置相近的雲端伺 服務器以減少網路延遲時間。基 於快取的系統也將提高機器效能。 為了盡可能減少上傳時間，可分區 塊的方式分別上傳，先從標準單 元庫和IP，然後上傳佈線層。透過 分階段上傳，用戶可以避免流量 瓶頸。然後，可在雲端中使用EDA 軟體的介面來組合所有數據。圖5 顯示Calibre平台的標準雲端運算 設 定。
初期階段，設計工程師的目標 通常只關注與此階段相關的錯誤， 同時最小化驗證執行時間。然而， 早期晶片級驗證面臨許多挑戰， 許多系統性問題可能廣泛分佈在 整個設計中，包括SoC級的區塊 放置偏離格點、合併IP時放置在 SoC巨集外部、IP使用的繞線層 跟保留繞線層衝突、短路、底層連 接層的衝突等等。在這個階段，區 分區塊級錯誤和頂層繞線層的錯 誤並非易事。
查。
變 革 三:創 新 功 能
Calibre早期驗證套件能夠幫 助設計團隊在設計初期探索和驗 證完整的晶片設計佈局。為了更 廣泛的適用性，Calibre早期驗證 技術與晶圓代工廠以IDM合作提 供Calibre簽核設計工具套件，無 需修改，即可用於相關製程節點。
˙早期核查 考慮到先進製程節點設計的
大小和複雜性，加上永無止境地誰 是市場第一的競爭，SoC設計團隊 不會等到所有晶片區塊完成後才開 始晶片組裝，他們通常在晶片區塊 開發的同時進行晶片的整合，這樣 可以在早期發現高度衝擊的錯誤， 進而減少投片所需的簽核反覆運 的次數。
並非在設計驗證的每個階 段都需要對所有的設計規則進行 檢查。僅執行必要的和適用規則 群可以在整個投片中節省大量時 間。Calibre nmDRC-Recon技 術能自動排除與當前開發階段無 關的規則組——根據檢查規則的
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