Page 39 - 高解析度UVA MicroLED顯示器—未來顯示技術新主流

準確的RLC模式，而有時則是假設在 理想的接地狀態。這個時域模擬模 型的結果，是以經由模擬擷取的簡 單頻率響應為基礎。該權宜之計犧 牲了準確性，但實現了更高的頻率， 工程師因而轉向能以混合解算器創 造的S-參數。SPICE模型和S-參數都 是有用的，特別是因為S-參數不包含 任何低頻或直流(DC)資訊。
這個準確度是以運算功耗和 模擬時間為代價的。它能以區隔 的方式來處理，但只能將問題分 割到較小的片段;這些過程仍需要 進行處理。
有限差分時域法(FDTD)與混 合解算器共同作用，可將覆蓋範 圍延伸到訊號、電源和接地線。 整合並結合許多求解器結果以解 決電路佈局的工具，以及傳輸線 路和電磁場，這些工具更適合在 數據和電源/接地層之間提供時 間變化的相互作用。一個範例是 Sigrity SPEED2000引擎，它利用 FDTD方法來分析IC封裝和PCB的 線路布局。
用功率感知訊號完整性分析，以分 析一個系統中的所有關鍵節點部份: 晶片、封裝和PCB。這個分析層次能 夠給底層的運算平台帶來巨大的需 求，更不用說其所需的總設計時間。
簽核的模擬
傳統的訊號分析通常假設 PDN是理想的狀態運作。這是為了 便利和權宜之計而不為準確性。當 我們轉進具有6.4Gbps資料傳輸 速率和3.2GHz系統時脈的DDR5 領域時，功率感知訊號完整性的問 題就變得更明顯了。
在這一系列的工具中，設計人 員能夠利用電氣規則檢查(ERC) 和預估的電源和地面層的雜訊耦 合。然而，最終的解決方案必須 包含結合快速與準確域解算器的 功率感知訊號整合分析以實現互 連擷取。
作者:Mark Waller，用戶支持總監，Pulsic 公司
如果去看任何CMOS類比IC的原理 圖，就會看到NMOS和PMOS電晶 體以及電阻、電容和電感的符號。 還可以看到有導線(用於確定電路
連接)將這些符號連接在一起。基 本上，為電路設計佈局的過程，也 就是為此類符號繪製半導體幾何 圖形，然後用導線將它們連接在
一起。在大多數情況下，符號的幾 何形狀由參數化程式碼所定義， 形式為Cadence PCell或iPDK PyCell。然後，連接線則通常由佈
這就是平行化所能提供的真 正效能優勢。利用有限元素分析 (finite element analysis;FEM) 為基礎的方法，整個工作被分成 更小的部份，能夠被分散到一個大 量平行架構中，例如資料中心或雲 端伺服器。分析的結果則根據頻率 響應，而被重新組合成一個S-參數 模型。FEM的分析結果是由Clarity 3D Solver所提供的，然後利用 Sigrity技術來分析這些模型。
圖2:訊號完整性的簽核過程需要準確的3D建 模，它耦合了跨多層與多結構的訊號。
用於DDR5的功率感知訊號 完整性
沒有單一方法能夠提供完整 解決功率感知訊號完整性分析所 需的覆蓋範圍。在此我們建議完 整地看待這項分析，而最主要的需 求是透過一系列的工具，最終將訊 號、功耗和接地視為一個完整的電 氣系統來分析。
利用FDTD方法來支援一個快 速設計流程，可存取支援多域規則 檢查和模擬的功率感知訊號完整 性分析。但是最終的簽核仍需轉 換至3D全波建模方法，這才能提 供所需的準確性(參見圖2)。
類比佈局設計——不只是電晶體
如果工程師希望採用由DDR5 所提供的效能，它會越來越需要利
DESIGN IDEAS
(圖片來源:Cadence Design Systems)
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