Page 38 - 高解析度UVA MicroLED顯示器—未來顯示技術新主流

DESIGN IDEAS
作。利用時脈訊號的上升緣和下降 緣概念，增加數據的產出--也就 是所謂的雙倍資料速率(DDR)，革 命性地改變了數位設計。
DDR當今已用於電腦系統的 許多介面中，其中一個介面與處理 器連接到記憶體有關。每個新的應 用都會將該介面性能推到極限。例 如人工智慧(AI)、機器學習(ML)和 資料探勘等最新的應用，不斷地 對這些介面提出更嚴苛的要求。
圖1:利用2D和3D 眼圖，比較DDR5的訊號品質與JEDEC的規格要求。
DDR介面的最新版本發展主要 針對高頻寬的SDRAM，2017年開始 開發DDR5。2020年7月發佈JESD79- 5 DDR5 SDRAM標準，比預期的時 間稍晚，也更加讓人熱切期待。
(圖片來源:Cadence Design Systems)
DDR5帶來什麼?
降低功耗，它也伴隨著較小的雜 訊容限，這將會影響到設計。然 而，DDR5也能夠讓電源管理IC (PMIC)從主機板移到記憶體模組 上。這另一項顯著的改變，讓電源 管理、電壓規則和開機序列更具 體地接近模組上的記憶體元件。 這應該有助於實現電源完整性 (PI)，並針對PMIC的運作提供更 好的控制。
很明顯地，在標準的發展過 程中已經考慮了訊號完整性，但 將PMIC移轉到模組上也應該有其 優勢。然而，設計人員仍將必須考 慮電源感知訊號完整性的整體影 響。一個傳統的工作流程是假定一 個理想的電源分佈網路(PDN)，且 可能忽略耦合了訊號、電源和接地 層對整個PCB上訊號完整性的影 響。如果電源完整性和訊號完整性 被分開來分析的話，功率感知訊號 完整性就會被忽略。
應，或者它本身也可能顯現為電源 軌的下降;這是由於同時發生多個 電源汲極交換，且需要超過PDN在 該瞬間所能提供的功耗所引起的。 高速平行的匯流排，例如DDR，特 別會受到SSN的影響，尤其當多個 訊號一起切換的時候(參見圖1)。
DDR5優於DDR4之處主要在 於它承諾能夠降低功耗以及倍增 頻寬。這表示頻寬從3.2Gbps倍增 加6.4Gbps，時脈頻率也相應地從 1.6GHz增加到3.2GHz。在降低功 耗方面，則是將供應電壓微幅地降 低(0.1V)到1.1V。
設計的挑戰:PI和SI
準確地針對SSN的效應進行 建模並不是簡單的事情，大多數的 傳統EDA工具利用不同的功率感知 模型來解決這個問題;例如，IBIS 5.0+模型和互連模型。大多數的訊 號完整性分析工具並不能執行SSN 分析，一旦線路佈局完成後，就可以 使用功率感知互連模型。這表示設 計期間的雜訊分析通常受限於設計 規則和幾何規則的檢查上。
這伴隨著電源管理從主機板 到雙線記憶體模組(DIMM)的轉 換。DIMM的容量也得以從16Gb大 幅增加到64Gb，使得記憶體模組容 量增加。通道數的改變也與其相輔 相成，每個DIMM從1個通道增加到2 個通道，每個通道有40位元的資料 通道，相對於DDR4只有一個72位元 的資料通路。整個資料位元的數目 保持一致，但是透過2個通道提供， 從而影響時脈訊號的產生和分配。 這將能夠改善訊號的完整性。
FDTD方法
儘管較低的供電電壓能夠
通常SPICE模式可能根據其複雜 性而不同，利用時域模擬以產生一個
38 www.edntaiwan.com
這包含了同步切換雜訊(SSN)， 它被視為在PCB上的接地彈跳。 SSN具有改變接地層之電位能的效
在當今所採用的多數模擬技 術中，訊號分析和PDN之間基本 上是不相連的。這是因為底層的 模擬技術早在以Gbps速度執行的 平行匯流排(如DDR5)構思完成之 前就被已經開發出來了。