Page 40 - 第三代半導體明日之星---碳化矽功率元件近況與展望

DESIGN IDEAS
行動用戶預期將高達28億;網路 每月傳輸量是165EB，其中影片將 佔該傳輸量的76%。從2019年到 2025年，用戶終端所產生的資料量 將以85%的年複合成長率(CAGR) 向上攀升。
推波助瀾的作用。設計尺寸，尤其 是在鄰近邊緣和資料中心，必須接 近、甚至超越高複雜度用例的標線 限制。其結果是，對良率的要求導 致傳統SoC退出潮流，並促使產業 界轉向使用異質3D-IC整合的小晶 片設計。同樣地，異質整合還能夠 加速設計迭代，使致力平衡各種 邊緣需求的多樣性能夠充份展現。 這些要求包括延遲性、功耗、運算 性能，同時也要考慮軟硬體協同最 佳化的需求，以便在進行特定工作 負載設計時達到最佳化的效果。
節點代工廠的局限和時序收斂的 要求;而系統設計面臨的挑戰，也 需要考慮既有節點和先進節點混 合產生的整合效果，包括複雜的 散熱反應和電磁效應。
圖1指出這種級別的超大規模 運算(hyperscale computing)和 超連接性(hyperconnectivity)。消 費者在日常生活和產業應用中所產 生的資料，在各種邊緣進行儲存和 處理，最終並傳輸到最靠近資料中 心的鄰近邊緣(near edges)和核心 資料中心，以進行超大規模運算。
實現工作負載最佳化的AI和 ML設計
從可授權的IP開始，用於邊緣 推論的獨立AI處理器，就是為了達 到性能表現和能源效率的最佳平 衡點，以及最佳化的記憶體使用 率。指令集的可擴展性成為對特 定工作負載進行最佳化時的基本 要求，用戶還希望能夠獲得開放神 經網路交換格式(ONNX)、深度學 習架構(如TF、Caffe2和Pytorch) 的支援。對於從C++演算法到高品 質客製實現的快速路徑上，高階 合成方法為客製AI/ML IP開發提 供一種替代方案，帶來了另一種選 擇。它們允許對多種ML演算法和 精度權衡進行探索，並且透過邏輯 綜 合，對 功 率、性 能、面 積 ( P P A ) 的 整合分析，進行深入探討。
分析師預測，到了2025 年，5,340億美元的全球半導體市 場，將會帶動價值近兆美元的電子 代工市場。反過來說，作為半導體 和系統助力的技術軟體市場，包括 電子設計自動化(EDA)、模擬和分 析、機械設計和產品生命週期管理 (PLM)等，產值將高達800億美元。
供應商努力最佳化傳統的開 發工具和設計流程，以滿足AI和 ML設計的多樣化需求。例如，供 應商需要開發高吞吐量的複雜設 計來訓練神經網路，並能在邊緣應 用中進行推論運算時，同時兼顧靈 活性和低功耗。因此，驗證要考慮 重要的軟體內容，並且需要最佳驗 證吞吐量和先進除錯。數位化與客 製的設計實現工具，必須考慮先進
先進驗證工具藉由大容量形 式驗證和針對高活動性和可複製 結構的AI/ML設計特徵的最佳化 模擬速度，來解決AI/ML設計所面 臨的特定挑戰。
採用人工智慧(AI)和機器學習 (ML)的應用，對於這樣的成長至關 重要，其複雜性和多樣性也對半導 體元件和系統的開發需求產生了
模擬仿真和原型設計可以擴 展到合宜的複雜性程度，以達到 早期階段的功率與性能權衡。供 應商則為高頻寬記憶體和高速影 音傳輸技術MIPI CSI，提供了一開 即用的介面模型。
圖1:超大規模運算和超連接性。
AI/ML矽晶片需要有能夠解決 全流程實現方面的完整技術，要考 慮關鍵重複階層結構的功耗降減 問題、資料路徑設計分析後的感 興趣區域(ROI)權衡問題、重要導
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